很多人做电流采样，遇到过这种事。
一台伺服驱动器的电流环，低速跑的时候电流波形挺干净。转速一提上去，波形就开始抖，还带着周期性的畸变。
先怀疑放大器。换了一颗，没用。再怀疑 PCB 走线。重新布局了一版，也没用。后来拿示波器看放大器输出，本身是干净的。问题出在 ADC 输入引脚上。每次采样，那里都有个台阶状的毛刺，FFT 里还能看到开关频率的整数倍杂散。
有人觉得是滤波电容没加够。其实恰恰相反，电容加了，而且加得不对。
光伏逆变器的采样板、BMS 的均衡检测、充电桩的直流侧计量，只要用 SAR ADC 做电流采样，几乎都会撞上同一件事：你以为的滤波电容，在它该工作的频率点，根本不是你以为的那个电容。
说个容易被忽略的点。一颗标着 1nF 的 X7R，数据手册给的容值是 1kHz、零偏置下测的。可它实际挂在电路里，这两个条件都不满足。
电容两端有直流电压时，Class II 陶瓷介质（X7R、X5R）的容值会往下掉。偏置到额定电压一半，容量掉三成是常事，掉一半也不稀奇。你的抗混叠电容，实际可能只剩 0.4nF。
到了兆赫兹量级，电容也不再是电容。引线、内部电极的寄生电感（ESL）开始起作用，总阻抗在某个频率（自谐振频率）触底反弹。X7R 的自谐振频率往往就在你关心的噪声频段附近。
下面这笔账，才是很多人没算过的。
假设信号链是分流电阻、电流检测放大器、RC 抗混叠、SAR ADC，采样率 1MSPS。设计 RC 用了 R=100Ω、C 标称 1nF，截止频率约 1.6MHz，看着能挡住开关噪声。
但 C 在偏置下只剩 0.4nF，截止频率移到 4MHz，抗混叠的墙变薄了。更麻烦的是 ADC 采样本身：SAR 每次转换，内部采样电容要从小小的外部电容里抽一口电荷。外部 C 越小，这一口抽得越狠，放大器输出被瞬间拉低，采样结束才回弹。示波器上就是那个台阶毛刺。
量化一下。ADC 采样电容按常见值 27pF，建立到 12 位精度（1/4096）需要约 8.3 个时间常数。采样间隔 1μs 里，真正留给建立的时间往往只有几十纳秒。外部 RC 加放大器输出阻抗构成的 τ，必须远小于这个数。C 从 1nF 掉到 0.4nF，τ 变大 2.5 倍，建立误差直接超标。
这里有个坑。建立不足的后果不是小一点，而是非线性。每次采样的误差和你当时的输入电压相关，FFT 里就冒出开关频率的整数倍杂散。低速时这些杂散落在测量带宽外，看不出来。转速一高，噪声频谱往上抬，杂散混进基带，波形开始抖。
（上面是按常见值估的，具体数值看你的 ADC 采样电容和建立时间。这个 case 里 Layout 我也没法 100% 排除，但先把供电和滤波这段排查掉再查不迟）验证其实不复杂。
把那颗 X7R 换成 C0G/NP0。同容值下，C0G 的直流偏置退化几乎可以忽略，自谐振频率也更高。再适当把 C 加大、R 减小，让 τ 远小于采样建立时间。再看 ADC 输入引脚，台阶毛刺小了，FFT 里那几根杂散没了，电流波形干净了。
很多人以为高频失真是因为电容不够大，于是继续堆容值。单独堆 X7R 的容量解决不了问题，它的自谐振频率和偏置退化还在。要盯的是电容在你电路的实际工作点，那个频率、那个偏置下的等效容值和 ESL，不是数据手册首页那个漂亮的标称值。
这也是为什么在韦克威的电流检测模块里，ADC 前端统一用 C0G 介质电容，Layout 上把去耦回路面积压到最小。不是为了参数好看，是要在实际工作点把那点失真掐掉。不过话说回来，电容只是信号链里的一环。下次碰到电流波形抖，你会先去看 ADC 输入引脚，还是继续换放大器？
客服